stellen wir uns vor du willst ein OR(e1∨e2=a) bilden dann könntest du das wie folgt verdrahten wenn du nun NAND bausteine hast:
(e1⊼e1)⊼(e2⊼e2)=a
Wenn du jetzt aber einen FPGA hättest der auch zwei ein und einen Ausgang hat aber ansonsten frei konfigurierbar wäre so würde der wie folgt aussehen:
(((((e1⊼e1)⊼(e2⊼e2))⊼((e1⊼e1)⊼(e2⊼e2)))⊼k0)⊼(((e1⊼(e2⊼e2))⊼(e1⊼(e2⊼e2)))⊼k1))
⊼(((((e1⊼e1)⊼(e2⊼e2))⊼((e1⊼e1)⊼(e2⊼e2)))⊼k0)⊼(((e1⊼(e2⊼e2))
⊼(e1⊼(e2⊼e2)))⊼k1))⊼(((((e1⊼e1)⊼e2)⊼((e1⊼e1)⊼e2))⊼k2)⊼(((e1⊼e2)⊼(e1⊼e2))⊼k3)
⊼((((e1⊼e1)⊼e2)⊼((e1⊼e1)⊼e2))⊼k2)⊼(((e1⊼e2)⊼(e1⊼e2))⊼k3))=a
wobei k0 bis k1 die Konfiguration des mini-FPGAs ist. Und nun kannst du selber überlegen warum ein FPGA langsamer ist während du prüfst ob die Formel richtig ist.
Wie teuer ein ASIC wird weiß ich nicht genau aber 20k$ dürften zu wenig sein.
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